פישוט יציבות התדר עבור תכני ממירי נתונים ו-5G במהירות גבוהה

מקור התדר הוא לרוב צוואר הבקבוק הנסתר בתכני ממירי נתונים במהירות גבוהה ורדיו 5G. ככל שקצבי הנתונים עולים ו-5G דוחף לפסי תדר גבוהים יותר, דרישות הביצועים הופכות קשות הרבה יותר לעמידה. רשימת הדרישות ממשיכה לגדול, לעתים בכיוונים המתנגשים עם יעדי הביצועים.

כמו יסודות של בניין, אם מקור התדר משתנה, כל מה שנבנה מעליו נפגע. השעון או מתנד מבוקר מתח (VCO) מקומי הוא היסוד הזה וכל אי-יציבות שם מתפשטת ברחבי המערכת כולה, כך שאף תכנון קפדני במקום אחר לא יכול לתקן זאת.

בלב כל סינתיסייזר תדרים נמצא חוג נעול פאזה, או PLL. ה-PLL הוא המנגנון הנועל את תדר היציאה לנקודת ייחוס מדויקת ושומר אותו שם. זה מה שמבדיל בין מקור תדר יציב וניתן-לבקרה לבין מתנד שנסחף.

יישומים מודרניים כגון רדיו, מכ"ם, מערכי Phased Array‏, ציוד בדיקה רב-תדרים ותשתיות אלחוט מדלגים כל הזמן בין תדרים כדי למנוע הפרעות, תומכים במספר ערוצים או מסיטים אלומות באופן אלקטרוני. בכל פעם שמערכת משנה תדר, ה-PLL שלה חייב להינעל-מחדש. עד שזה יקרה, האות לא יציב ולמעשה לא ניתן-לשימוש. זמן הנעילה-מחדש משפיע ישירות על מהירות התגובה של המוצר כולו.

ממיר נתונים פועל על ידי מדידת אות נכנס במרווחי זמן מדויקים וקבועים - לעתים קרובות מיליוני פעמים בשנייה. השעון קובע מתי כל מדידה מתבצעת. כל אי-ודאות בתזמון בשעון זה, הנקראת ריצוד, פירושה שמדידות נלקחות ברגע הלא נכון, תוך הכנסת שגיאות הנראות כמו רעש ביציאה. ככל שהאות מהיר יותר, כך ההשפעה גרועה יותר.

ברדיו 5G אותה בעיה מופיעה בצורה שונה. המתנד המקומי ממקם את אות הרדיו בדיוק בתדר הנכון. רעש פאזה במקור השעון מתורגם לריצוד דגימה, אשר מגביל ישירות את היחס-אות-לרעש (SNR) של הממיר ובסופו של דבר תורם למדדים ברמת-המערכת כגון גודל וקטור השגיאה (EVM).

בשני המקרים, התוצאה זהה: אי-ודאות במקור התדר יוצרת שגיאות שלא ניתן לתקן במורד-הזרם. ממיר שתוכנן עבור ביצועים דינמיים יוצאי דופן יכול להשיג את מספרי המטרה שלו רק אם השעון המניע אותו מדויק באותה מידה.

בפועל, רעש הפאזה של הסינתיסייזר קובע כמה אי-ודאות בתזמון מצטברת באות השעון - המתבטאת כריצוד RMS, נתון יחיד המייצג את הגודל הממוצע של שגיאות התזמון הללו - ולכן כמה מתקציב הרעש והעיוות של הממיר נצרך עוד לפני שהאות עובר דיגיטציה.

שיקולי תכנון

בעת תכנון ממירי נתונים ויישומי 5G במהירות גבוהה, חשוב לקחת בחשבון את הפשרות שיכולות להשפיע על הביצועים:

• רעש הפאזה קובע את רצפת הרעש, וקובע את תקרת התחום הדינמי לקבלת בהירות האות הטובה ביותר שניתן להשיג, ללא קשר לכמה טוב כל היתר. ברדיו 5G, הוא קובע האם סכמת האפנון ניתנת בכלל לפענוח במקלט.
• תחום התדרים קובע את הגמישות. סינתיסייזר המכסה את פס תדרי המטרה ללא כפל או חילוק חיצוניים מפשט את התכנון, מפחית את מספר הרכיבים ומבטל את הרעש והמורכבות שמכניסות דרגות נוספות אלו.
• זמן הנעילה קובע את המהירות שבה המערכת יכולה לשנות ערוצים או להגיב לתנאים דינמיים - קריטי ביישומי דילוג תדרים והטיית אלומה.

PLL ננעל על תדר על ידי השוואה מתמדת של היציאה שלו לתדר ייחוס וביצוע תיקונים. תהליך תיקון זה מבוקר על ידי חוג משוב, וכמו כל חוג משוב, לוקח לו זמן להתייצב מכיוון שהחוג חייב לזהות את השגיאה, להגיב אליה ולהתייצב לפני שניתן להשתמש ביציאה.

בתכנים מסורתיים, אותו רוחב-פס של החוג הקובע את מהירות התגובה של ה-PLL משפיע ישירות גם על ביצועי רעש הפאזה. הרחבת החוג לנעילה מהירה יותר מחמירה את רעש הפאזה. הצרת החוג כדי לשפר את רעש הפאזה משפיע לרעה על זמן הנעילה. פשרה מהותית זו גרמה לכך שהמתכננים היו צריכים לבחור מה חשוב יותר עבור היישום שלהם - ולחיות עם ההשלכות של בחירה זו.

הדור האחרון של סינתיסייזרים משולבים של חלקי-N‏ (Fractional-N‏) מטפל בפשרות אלו ישירות. בעוד שפתרונות קודמים אילצו את המתכננים לבחור בין ביצועי רעש פאזה לבין רמת אינטגרציה, התקנים חדשים יותר משלבים רעש פאזה אולטרה-נמוך עם כיסוי תדרים רחב, זמני נעילה מהירים וחתימת-שטח קומפקטית, ומאחדים לפתרון יחיד את מה שבעבר דרש מספר רכיבים נפרדים.

עבור שעון ממיר הנתונים, משמעות הדבר היא שרצפת הרעש של מקור התדר אינה עוד הגורם המגביל בתחום הדינמי של המערכת. עבור תכני רדיו 5G, משמעות הדבר היא שהשגת מטרות גודל וקטור שגיאה תובעניות הופכת לבעיה של מקור תדר שכבר נפתרה, ולא כזו שיש לתכנן סביבה.

מערכות RF מודרניות מייצרות בדרך כלל שעוני דגימה ומתנדים מקומיים באמצעות סינתיסייזרים PLL מסוג Fractional-N‏. בעוד שארכיטקטורות אלו מאפשרות רזולוציית תדר עדינה ביותר, האפנון של יחס המחלק מציג רעש קוונטיזציה ושיאי שברים התורמים לפרופיל רעש הפאזה הכולל. רעש ממגבר או מסנן משפיע על האות, אך רעש ממקור התדר משחית את הייחוס, ויחוס גרוע פוגע בכל בלוק שמסתמך עליו.

VCO על-השבב מפשט את תכנון הלוח

סינתזת תדרים רחבת-פס משמעותה באופן מסורתי הרכבת שרשרת אותות מרכיבים בדידים - VCO‏ חיצוני, PLL, חוצצים וכאבי-ראש של הפרישה המגיעים איתם. .Analog Devices, Inc‏ (ADI) מפשטת את תכנון הלוח בעזרת פתרונות המשלבים VCO על-השבב, ומאחדים את השרשרת הזו להתקן יחיד עם כיול מהיר עבור דילוגי תדר, מבלי להתפשר על רעש הפאזה והביצועים של הריצוד הנדרשים על ידי רדיו 5G וממירי נתונים במהירות גבוהה.

שינוי התדר אינו מיידי. כאשר PLL מקבל הוראה לעבור לתדר חדש, הוא עובר שלושה שלבים נפרדים לפני שהיציאה שלו הופכת לשימושית. תחילה הוא מקבל את הפקודה לשנות. לאחר מכן הוא מחפש פנימית את ההגדרות המתאימות כדי לייצר את התדר הרצוי; שלב חיפוש זה הוא החלק האיטי ביותר, ובדרך כלל לוקח בין 100 ל-250 מיקרו-שניות בהתקני פס-רחב מודרניים. לבסוף הוא מתייצב ומבטיח שהיציאה נקייה דיה עבור שימוש.

משפחת ADF4382‏ של ADI תוקפת ישירות את שלב האמצע האיטי. במקום לבצע חיפוש חדש בכל פעם שמתבקש שינוי תדר, הוא משתמש בטבלת חיפוש (Lookup Table‏) על-השבב עבור כיול מהיר עם 32 הגדרות מחושבות-מראש בנקודות ידועות על פני תחום התדרים שלו. כאשר מתבקש תדר חדש, הוא מוצא את שתי הנקודות המאוחסנות הקרובות ביותר ומבצע אינטרפולציות ביניהן כדי להגיע להגדרות הנכונות באופן כמעט מיידי. זה מקצר את זמן הנעילה הכולל לפחות מ-10 מיקרו-שניות ולנמוך עד כדי 2 מיקרו-שניות.

שלושה התקנים כוללים VCO עם שתי ליבות ו-512 פסי-תדר חופפים. הם גם חולקים את אותה ספרת איכות (FOM‏) (dBc/Hz‏ 239‏-), אותם ביצועי ריצוד אולטרה-נמוך ואותה יכולת כיול מהירה. מה שמבדיל ביניהם הוא כיסוי התדרים:

• ה-ADF4382 (איור 1) מכסה את התדרים בין 687.5 מגה-הרץ ל-22 גיגה-הרץ ביציאה, מה שהופך אותו לבעל התדר הגבוה ביותר במשפחה, ונקודת התחלה טבעית עבור תכני רדיו 5G גלים מילימטריים ויישומים אחרים כגון מכ"ם רחב-פס ומכשור בדיקה שצריכים לפעול בקצה העליון של תחום התדרים.

איור 1: תרשים סכמטי הממחיש את הארכיטקטורה הפונקציונלית של ה-ADF4382, עם VCO משולב בתדר גבוה הפועל מ-11 גיגה-הרץ עד 22 גיגה-הרץ. מחלק יציאת RF פנימי מספק תדרי יציאה לבחירה (1/2/4/8/16‏÷) בעוד שחוצצי יציאת RF דיפרנציאליים מספקים את האות הסופי. (מקור התמונה: .Analog Devices, Inc)

• ה-ADF4382A‏ (איור 2) מומלץ עבור ממיר נתונים עם ביצועים עיליים, המכסה 2.87 גיגה-הרץ עד 21 גיגה-הרץ ביציאה, עם יישור אוטומטי של היציאה שלו לקצה הייחוס של הכניסה על פני מספר יציאות. זה מאפשר תכנים המשתמשים במספר ממירים המחוברים לשעון מאותו מקור עם יחסי תזמון עקביים.

איור 2: ה-ADF4382A‏ ממוטב עבור יישומי שעון תובעניים במערכות ממירי נתונים במהירות גבוהה. (מקור התמונה: .Analog Devices, Inc)

• ה-ADF4383‏ (איור 3) מרחיב את הכיסוי כלפי מטה יחסית ל-ADF4382, ומרחיב את הישימות עבור תכנים הפועלים בתחומי תדרים נמוכים יותר תוך שמירה על ארכיטקטורת הביצועים המלאה של המשפחה, כולל כיול מהיר ואותה ספרת איכות (FOM‏). זה מעביר את תחום ה-VCO מעט כלפי מטה ל-10 גיגה-הרץ עד 20 גיגה-הרץ, מה שמאפשר הורדת תדרי היציאה ל-625 מגה-הרץ בעזרת מחלקים פנימיים. הוא מספק ביצועי רעש פאזה משופרים, מה שהופך אותו למתאים היטב עבור מערכות הדורשות שעוני מיקרוגל ומתנדים מקומיים נקיים במיוחד.

איור 3: ה-ADF4383 מרחיב את הכיסוי לפסי-תדר מיקרוגל נמוכים יותר, תוך שהוא מייצר שעון נקי עוד יותר עבור יישומי RF וממיר נתונים עם ביצועים עיליים. (מקור התמונה: .Analog Devices, Inc‏)

כל שלושת הגרסות משתמשות בארכיטקטורת מחלק יציאה. המחלקים ADF4382 ו-ADF4383 תומכים ביחסי חלוקה של 1, 2, 4, 8 ו-16. ה-ADF4382A כולל מחלקי יציאה של חלוקה-ב-2 וחלוקה-ב-4 המייצרים תדרים בשני תת-תחומים ספציפיים, 5.75 גיגה-הרץ עד 10.5 גיגה-הרץ ו-2.875 גיגה-הרץ עד 5.25 גיגה-הרץ, בהתאמה.

ארכיטקטורה זו מאפשרת למתכננים לתרגם את תדר ה-VCO היסודי הגבוה של כל רכיב מטה לתדר שעון או מתנד מקומי מתאים עבור דרישות תכן ספציפיות. מכיוון שמחלק היציאה נמצא בתוך חוג המשוב של ה-PLL, ניתן ליישר את היציאה אוטומטית לקצה הייחוס של הכניסה, מה שמפשט במידה ניכרת את הסנכרון בין מספר שבבים.

פתרון בעיות חומרה באמצעות תוכנה

השהיית ייחוס-ליציאה ניתנת-לתכנות של משפחת ADF4382 עם רזולוציה של פחות מפיקו-שנייה מאפשרת לכוון את יחסי התזמון בין התקנים באמצעות תוכנה במקום להסתמך לחלוטין על פרישת הלוח המדויקת. לפיכך, בעיית חומרה קשה מבחינה היסטורית הופכת לבעיה ניתנת-לתכנות ולניהול.

בעת שימוש בכיול מהיר, יש ליצור מחדש את טבלת החיפוש אם טמפרטורת הפעולה חורגת ביותר ב-±20°C מהטמפרטורה שבה היא נוצרה. עבור תכנים המשלבים פעולה בתחום טמפרטורות רחב עם שינויי תדר מהירים, כגון יישומי חוץברכב או בתעשייה, זה הופך לשיקול קושחה פשוט ולא למגבלה בסיסית.

עבור מתכנני המוצרים, תהליך הבחירה הוא פשוט. זהה את תדר היציאה הרצוי, בדוק את התחום של איזו גרסה מכסה אותו בצורה נקייה מבלי להזדקק לכפל או חילוק חיצוניים, ובחר בהתאם. ברוב המקרים, מחלקי היציאה הפנימיים של ההתקן יטפלו בתרגום מתדר ה-VCO היסודי מטה לתדר השעון או המתנד המקומי הנדרש על ידי התכן הספציפי. לא משנה איזו גרסה מתאימה ליישום, ארכיטקטורת הביצועים הבסיסית היא זהה - אותה ספרת איכות, אותה יכולת כיול מהירה ואותם יתרונות אינטגרציה.

סיכום

הודות לקיצור זמן החלפת התדרים, PLLs‏ Fractional-N‏ דגמי ADF4382, ADF4382A ו-ADF4383 של ADI‏ נועדו להפוך תכני דילוג-תדרים למהירים, עם תגובה טובה יותר ויעילים יותר מבלי להוסיף סיכון תזמון. אם הדרישות משתנות, התכנים מתורגמים בצורה חלקה מגרסה אחת לאחרת הודות לארכיטקטורה המשותפת שלהם.